Принципи проектування інтерфейсів пам'яті, що лежать в основі переходу т DDR2 до DDR3

1. Переклад:
2. Вступ
3. Порівняльні характеристики стандартів пам'яті DDR2 і DDR3
4. Опис пам'яті DDR2
5. Опис пам'яті DDR3
6. Регулювання синхронізації запису
7. Регулювання синхронізації читання
8. Інші характерні риси DDR3
9. Основні вимоги до сумісності платформ: приклад проектування
10. Аспекти сумісності на друкованій платі
11. Строб даних DQS
12. Скидання
13. контролер пам'яті
14. вихідні драйвери
15. DLL для підтримки читання
16. Регулювання синхронізації читання
17. висновок
18. література

2010

Переклад:

Стаття присвячена розгляду порівняльних характеристик стандартів DDR. Найзначніші відмінності знаходяться на фізичному рівні інтерфейсу пам'яті. Ці відмінності будуть показані на прикладі проектування високошвидкісного інтерфейсу процесора. Ми розглянемо такі приклади проектування, де важливий зворотний сумісність інтерфейсу DDR3 з інтерфейсом DDR2. На конкретному прикладі буде продемонстровано, як за допомогою нескладних змін можна домогтися значного поліпшення характеристик системи [1].

Вступ

Нещодавно з'явився стандарт пам'яті DDR3 значно розширив діапазон характеристик динамічної пам'яті DDR, при цьому він сумісний з існуючим стандартом DDR2. Щоб витягти максимум переваг від нового стандарту DDR3, одночасно використовуючи, наскільки це можливо, попередній інтерфейс пам'яті DDR2, важливо зрозуміти загальні риси і відмінності між новим та існуючим стандартами пам'яті. У статті проведено детальний аналіз ключових моментів, пов'язаних з переходом від інтерфейсу пам'яті DDR2 до інтерфейсу DDR3.

Порівняльні характеристики стандартів пам'яті DDR2 і DDR3

З появою стандарту DDR3 значно розширюються можливості існуючого стандарту DDR2, тому сьогодні системний дизайнер має широкою номенклатурою мікросхем пам'яті. Перш ніж приступити до детального порівняльного аналізу обох стандартів, розглянемо основні характеристики типового модуля пам'яті DDR2 і його контролера. Ці характеристики будуть базовими при подальшому порівнянні двох стандартів.

Опис пам'яті DDR2

Типовий блок мікросхем пам'яті DDR2 зазвичай доступний у вигляді модулів DIMM (Dual In-Line Memory Module). Типова архітектура шини DDR2 DIMM показана на рис. 1. Сигнали управління і адресна шина DIMM підключені паралельно (зіркою) до всіх мікросхем пам'яті. Така архітектура дозволяє врівноважувати тимчасові затримки в кожному елементі пам'яті, але може вносити додаткові перекоси через значне числа односторонньо терминировать друкованих провідників.

Контролер пам'яті DDR2 зазвичай вбудовується в мікросхему, керуючу модулем DIMM. На рис. 2 зображена блок-схема стандартного контролера пам'яті DDR2. Фізичний рівень інтерфейсу пам'яті призначений для забезпечення зв'язку між DDR DRAM і рештою системи і контролює час вибірки і пересилання даних відповідно до тактовими імпульсами DRAM. Дані, лічені з динамічної пам'яті DRAM, можуть проходити верифікацію в модулі корекції помилок ECC, вступаючи потім в FIFO-буфер, де вони очікують команд «запис» або «читання - модифікація - запис». Якщо модуль ЕСС активізований, то біти перевірки обчислюються до того, як відбудеться запис даних в пам'ять за допомогою другого, необов'язкового модуля ЕСС.

Програма-планувальник має в порядку черговості список поточних команд, знаходить команду з найвищим пріоритетом терміновості і посилає її в DRAM, де дані зчитуються або записуються в пам'ять відповідно до пріоритетом доступу. Головна мета планувальника - максимально збільшити пропускну здатність системи шляхом максимально швидкої реалізації команди з найвищим пріоритетом.

Команди по мірі надходження накачуються в FIFO-буфер, де вони знаходяться в стані очікування. Якщо команда має найвищий пріоритет (пряме читання), то вона надходить прямо в пам'ять, минаючи FIFO-буфер. Команди зі звичайним пріоритетом надходять в FIFO-буфер читання, де знаходяться в стані очікування, або в FIFO-буфер маркера читання, де очікують завершення виконання команди.

Опис пам'яті DDR3

Основне призначення стандарту пам'яті DDR3 полягає в тому, щоб максимально збільшити швидкість обміну інформацією з модулем пам'яті, надавши розробнику схем зручні засоби керування таким обміном. Це стало можливо завдяки ключовим змін у фізичному рівні (PHY) інтерфейсу DDR3. Одна з таких інновацій - застосування спеціальних методів, наприклад регулювань синхронізації читання / запису, що дозволяють пристосуватися до існуючих затримок між елементами пам'яті DDR3.

Особливістю схемотехнического дизайну модулів пам'яті DDR3 є застосування «наскрізний» (fly-by) архітектури, або в модульному виконанні (наприклад, в модулях DIMM), або на звичайній друкарській платі. При такій структурі шин DDR3 (рис. 3) кожна з мікросхем модуля отримує команди і адреси від контролера в послідовній формі. У цьому прикладі сигнали з інтерфейсу DDR3 PHY надходять на середину модуля, і кожна з мікросхем модуля отримує команди і адреси від контролера послідовно. Така схема дозволяє скоротити кількість друкованих провідників, терминировать з одного боку, і їх довжину. Пам'ять DDR3 має повну термінації всіх сигналів, що значно покращує характеристики сигналу в порівнянні з традиційною топологією DDR2.

Специфіка цього підходу полягає в тому, що затримки вихідних сигналів кожної з мікросхем будуть незначно відрізнятися в залежності від місця розташування цієї мікросхеми в топології схеми. Такі відмінності в затримках повинні бути компенсовані, що досягається застосуванням згаданої методики регулювання синхронізації, вперше застосованої в специфікації стандарту DDR3. При цьому для регулювання синхронізації читання і запису використовуються різні алгоритми.

Регулювання синхронізації запису

У процесі регулювання синхронізації запису контролер пам'яті повинен компенсувати додаткові перекоси, обумовлені часом «прольоту», внесеного «наскрізний» топологією, прив'язавши їх до синхросигналом. Особливо складно при цьому дотримати вимоги по часу для сигналів tDQSS, tDSS і tDSH. Ці тимчасові параметри можна, проте, підтримати, ввівши деякий програмований елемент затримки в DQS, що має достатню дозвіл і дозволяє вносити необхідні затримки для врівноваження додатково внесених перекосів. Необхідна тривалість сигналів для такої компенсації показана на рис. 4.

Сигнали CK і DQS приходять від контролера до модуля пам'яті з певними затримками, як показано на малюнку стрілками 1 і 2. Величина затримки кожної мікросхеми пам'яті в модулі може бути різною і потребує регулювання на рівні чіпа або побайтово, якщо шина даних чипа ширше одного байта . На діаграмі наведено лише один приклад елемента пам'яті. Контролер пам'яті циклічно затримує сигнал DQS на один крок за такт, поки не буде виявлений перехід з «лог. 0 »на« лог. 1 »в цьому сигналі, що співпадає з моментом отримання синхросигналу СК. У цей момент сигнали DQS і CL синхронізуються, що дозволяє надійно вважати дані з шини DQ. Зазначений алгоритм вбудований в контролер і виконується автоматично, без участі розробника схеми.

Регулювання синхронізації читання

У процесі регулювання синхронізації читання контролер пам'яті підлаштовується під затримки, що вносяться «наскрізний» топологією, які змінюють таймінг циклу читання. Регулювання проводиться за допомогою додаткового регістра загального призначення MPR, вбудованого в мікросхеми пам'яті DDR3. У регістр MPR за спеціальною командою контролера можуть завантажуватися заздалегідь певні дані, які в подальшому використовуються для калібрування таймінгу.

Як показано на рис. 5, вибірка даних з регістра MPR задається установкою одного біта в іншому регістрі пам'яті (EMRS3, біт A2). Залежно від стану цього біта читання даних відбувається з масиву мікросхеми пам'яті або з регістра MPR. Вміст MPR відповідає необхідним сигналам в ланцюгах DQ, DM, DQS і / DQS мікросхеми пам'яті. Така методика дозволяє контролеру пам'яті калібрувати таймінг реальних часових затримок, зумовлених «наскрізний» топологією DDR3.

Інші характерні риси DDR3

Динамічна пам'ять DDR3 має додаткові можливості для поліпшення швидкодії і надійності, такі як контакт асинхронного скидання Reset, 8-розрядний буфер попередньої вибірки і прецизійні зовнішні резистори ZQ в ланцюгах калібрування. Чи не застосовувався раніше в мікросхемах пам'яті DDR2 контакт Reset використовується для повного очищення вмісту мікросхеми пам'яті DDR3 замість індивідуальної очищення кожного регістру або виключення живлення мікросхеми. Робота з контактом скидання економить час і зусилля, переводячи мікросхему в свідомо відоме стан. 8-розрядний буфер попередньої вибірки працює з довжиною пакета (Burst Length, BL), що дорівнює 4 або 8, що дозволяє збільшити швидкість обміну при послідовному доступі. Новий спосіб калібрування за допомогою ZQ передбачає кілька більший час калібрування мікросхеми пам'яті на початку її застосування, але зате істотно скорочує час періодичних калібрувань. У таблиці представлені порівняльні характеристики мікросхем пам'яті DDR, DDR2 і DDR3.

Основні вимоги до сумісності платформ: приклад проектування

Покажемо на прикладі конкретної платформи з пам'яттю DDR2, які зміни повинні бути в ній виконані для забезпечення її сумісності з пам'яттю DDR3. Припустимо, є пам'ять DDR2 з інтерфейсом DIMM, який ми хочемо використовувати також з пам'яттю DDR3. Швидкість є найважливішою вимогою для більшості областей застосування, тому правильним було б проектувати контролер відповідно до архітектури DDR2, але з можливістю подальшого переходу до DDR3. Схема друкованої плати, модуля і контролера пам'яті повинні бути, наскільки це можливо, сумісні з обома типами мікросхем пам'яті для переходу від DDR2 до DDR3.

Аспекти сумісності на друкованій платі

Найбільш значною проблемою переходу від DDR2 до DDR3 є те, що їх DIMM-модулі мають різні розміри і різний розподіл контактів. Це означає, що неможливо просто вставити в роз'єм DIMM один модуль замість іншого. Найкраще, що можна придумати, це забезпечити можливість доопрацювання платформ з урахуванням додаткових показників DDR3. Мабуть, найбільш важливі моменти, які слід врахувати, - це наявність контакту Reset і двонаправленого стрибає даних DQS.

Строб даних DQS

У пам'яті типу DDR3 стрибає DQS визначено як диференційний, тоді як для пам'яті типу DDR2 він може бути як одиночним (single ended), так і диференціальним. Очевидно, що, якщо в DDR2 встановлена ​​диференційна версія стрибає, перехід до DDR3 буде простіше. Для цієї мети при розподілі контактів контролера можуть знадобитися додаткові контакти, але важливе завдання забезпечення сумісності знизу вгору виправдовує подібні витрати. Крім того, структура пам'яті DDR2 стане при цьому більш надійною.

У пам'яті типу DDR3 кожна мікросхема пам'яті посилає свій стрибає DQS для перерахунку додаткової затримки, зумовленої «наскрізний» топологією. З цієї причини число сигналів DQS в схемі з пам'яттю DDR3 більше, ніж в схемі з пам'яттю DDR2. Слід підкреслити, що якщо додавання додаткових контактів в схему не настільки критично, то введення в структуру управління пам'яттю типу DDR2 додаткових сигналів DQS вельми сприяє переходу до структури управління типу DDR3.

Скидання

Контакт скидання Reset, наявний в DDR3, можна без праці додати в схему з пам'яттю DDR2, де він не буде виконувати жодних функцій до тих пір, поки не відбудеться перехід до пам'яті типу DDR3.

контролер пам'яті

Деякі вимоги переходу від платформи DDR2 до DDR3 стосуються також контролера пам'яті, а дотримання цих вимог значно спрощує процес переходу. Найбільш важливими з цих аспектів є вихідні драйвери, DLL для підтримки читання і регулювання синхронізації читання.

вихідні драйвери

Стандарт DDR2 передбачає застосування контактів введення / виведення (КВВ) SSTL на рівні напруги 1,8 В, тоді як для мікросхем пам'яті DDR3 передбачається застосування КВВ SSTL на рівні напруги 1,5 В. Можливо, буде складно знайти буфер для КВВ, що підтримує обидва стандарти . Не виключено, що буде потрібно використовувати FPGA-програмований буфер КВВ. Необхідність застосування того чи іншого буфера КВВ при переході від однієї платформи до іншої може зумовити навіть необхідність в розробці нової версії мікросхеми контролера пам'яті, що, тим не менш, може виявитися економічно доцільно.

DLL для підтримки читання

Стандартні контролери пам'яті DDR2 можуть нормально функціонувати з одним і тим же DLL для декількох каналів видачі даних. У структурах DDR3, завдяки застосуванню «наскрізний» топології, зазвичай використовується один DLL приблизно на кожні 8 розрядів. Звідси випливає, що для забезпечення необхідних ресурсів при переході до структур DDR3 можуть знадобитися додаткові DLL. Цифрові DLL можуть бути вельми компактно розташовані на кристалі чіпа, що помітно зменшує накладні витрати, пов'язані з переходом до структур DDR3.

Регулювання синхронізації читання

У стандартних контролерів DDR2 зазвичай є одна зайва пара КВВ, використовувана для калібрування таймінгу читання контролером. Ці контакти служать для настройки вхідних даних відповідно до стробом. В інших типах контролерів використовують спеціальні послідовності настройки читання і запису і підстроювання стробов, що дозволяє оптимізувати моменти вибірки даних з пам'яті. В DDR3 для цієї мети використовується регулювання синхронізації читання, тому немає ніякої потреби в додаткових контактах. Якщо є можливість спроектувати контролер, який має функцію регулювання синхронізації читання, навіть при її очевидною марність для структур DDR2, ця можливість буде дуже корисна при переході до структур DDR3.

висновок

Продуктивність пам'яті типу DDR3 значно перевершує можливості пам'яті DDR2. Нові ключові особливості DDR3, якими володіє контролер цього типу пам'яті, приведуть до поліпшення характеристик цілісності сигналу в структурах DDR3, так що підвищення продуктивності може бути досягнуто без надмірних витрат. При дотриманні деяких принципів проектування схем з мікросхемами пам'яті DDR2, описаних вище, такі схеми можуть бути досить просто сумісні і зі структурами DDR3 в наступній версії дизайну схеми.

У статті розглянуті принципові відмінності між стандартами пам'яті типів DDR2 і DDR3 і показані деякі ключові моменти, на які необхідно звернути увагу для спрощення переходу від платформи DDR2 до DDR3.

література

1. www.memcoreinc.com

Завантажити статтю в форматі PDF

повідомити про помилку